● 内部HSI:AG32有内置的HSI时钟：8Mhz。但是这个时钟偏差比较大，个别甚至接近10Mhz。这个时钟对于有时序要求的接口，如UART,USB等是无法接受的。为了改善这个时钟，AGM做了一个内部时钟校准，利用下载器的时钟来校准，然后存在内部flash中。校准后的精度可以在1%以内。AGM的串口启动，是没有用到外部时钟的，因为ROM代码本身也不知道系统外部时钟是多少。串口启动是通过接收PC发送的固定字节来校准时钟的，PC发送的0x7F。代码通过起始位和最后1bit的低电平来校准。因此，ROM代码是不关心下载波特率的。下载器是通过USB通讯的，也用了类似

INI工程配置是相当复杂的，这里只做最简单的讲解。目的是便于初次使用者可以快速地将AGM的例程运行在自己的板子上。

与传统单核芯片（如：ST系列）不同，AG32整颗芯片包含两个核：mcu和cpld。这里的mcu核已经相当于ST的整颗芯片。而CPLD核是比普通芯片多出来的那个核。这两个核是相互独立的（各自编译、各自下载），又可以相互连通起来（信号连通）共同工作。

国产AGM fpga/CPLD试用过程/型号：AGRV2KL48( 转载CSDN 平日光辉)

AGM FPGA/CPLD开发流程说明，AG256，AG576，AG10K，AG16K系列中，pin to pin型号都可以参考此开发流程

如何解决Quartus综合后没有仿真.vo文件的问题

AGM的FPGA芯片开发流程总结

国产CPLD中AG1280Q48进行开发的实践之一：思路分析

AG1280 的 3.3V VCCIO 电源应略先于 VDDC 1.2V 上电，这样保证内部配置 FLASH（3.3V）先启动完成，从而避免上电配置失败。

本文章使用AGM的Supra和Quartus对AG1280Q48进行工程创建。在这里面有很多的资料，但是与本CPLD有关的资料不多，所以下载的时候建议按需下载。以下为预备工作的操作流程：使用AGM的CPLD整个创建的流程图应该如下图所示，接下来我会一一讲解其中的每一步。有关IP核创建的流程将在后续进行更新。

AG1280Q48 最小系统板 V1（转载至嘉立创）

国产CPLD（AGM1280）试用记录——做个SPI接口的任意波形DDS [原创www.cnblogs.com/helesheng]